Pracuję nad prostym przedłużeniem znaku w Verilog dla procesora, który tworzę dla architektury komputerowej.Jak podpisywać-rozszerzać liczbę w Verilog
Oto co mam do tej pory: [EDIT: Zmieniono oświadczenie wyboru nieznacznie]
`timescale 1ns/1ps
module SignExtender(CLK, extend, extended);
input[7:0] extend;
input CLK;
output[15:0] extended;
reg[15:0] extended;
wire[7:0] extend;
always
begin
while (CLK == 1)
extended[7:0] = extend[7:0];
extended[15:8] = {8{extend[7]}};
end
endmodule
dodałem while (CLK == 1) myślenia, które rozwiązać mój problem, który moim zdaniem jest nieskończona pętla. Kiedy próbuję to sprawdzić w iSim, obwód nigdy się nie inicjuje.
Próbowałem również usunąć składnię kopiowania i po prostu zrobić rozszerzony [8] = przedłużyć [7] itp. Dla [8] - [15], ale ten sam wynik występuje, więc jestem prawie pewien, że najgłębsza składnia jest poprawne.
Tutaj jest plik testowy:
`timescale 1ns/1ps
module SignExtender_testbench0;
// Inputs
reg [7:0] extend;
reg CLK;
// Outputs
wire [15:0] extended;
// Instantiate the Unit Under Test (UUT)
SignExtender uut (
.extend(extend),
.extended(extended)
);
initial begin
// Initialize Inputs
extend = 0;
#100; // Wait 100 ns for global reset to finish
extend = -30;
CLK = 1;
#10;
CLK = 0;
if (extended == -30)
$display("okay 1");
else
$display("fail 1");
extend = 40;
#10;
if (extended == 40)
$display("okay 2");
else
$display("fail 2");
end
endmodule
Wszelkie pomysły jak można zrobić to skutecznie?
Oglądaj 'begin's i' end's ... – Marty