Przypisywanie początkowej wartości syntezowalnej do reg w Verilog

Question

Jestem noob FPGA próbuje nauczyć Verilog. Jak mogę "przypisać" wartość do reg w bloku zawsze, albo jako wartość początkową, albo jako stałą. Próbuję zrobić coś takiego w poniższym kodzie. Wystąpił błąd, ponieważ stała 8-bitowa nie jest liczona jako dane wejściowe. Nie chcę też uruchamiać zawsze zegara. Chcę tylko przypisać rejestr do określonej wartości. Ponieważ chcę, aby było to syntezowalne, nie mogę użyć początkowego bloku. Wielkie dzięki.

module top 
(
    input wire clk, 
    output wire [7:0] led 
); 


reg [7:0] data_reg ; 
always @* 
begin 
    data_reg = 8'b10101011; 
end 

assign led = data_reg; 

endmodule 

Answer 1

Możesz połączyć deklarację rejestru z inicjalizacją.

reg [7:0] data_reg = 8'b10101011; 

Albo można użyć bloku initial

reg [7:0] data_reg; 
initial data_reg = 8'b10101011; 

Answer 2

Zawsze @ * nigdy nie wyzwolił, ponieważ nie zmieniły się argumenty prawej ręki. Dlaczego nie skorzystać z drutu z przypisem?

module top (
    input wire clk, 
    output wire [7:0] led 
); 

wire [7:0] data_reg ; 
assign data_reg = 8'b10101011; 
assign led  = data_reg; 

endmodule 

Jeśli rzeczywiście potrzebujesz flopa, w którym możesz zmienić wartość, domyślną wartością będzie klauzula reset.

module top 
(
    input  clk, 
    input  rst_n, 
    input [7:0] data, 
    output [7:0] led 
); 

reg [7:0] data_reg ; 
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
    data_reg <= 8'b10101011; 
    else 
    data_reg <= data ; 
end 

assign led = data_reg; 

endmodule 

Nadzieja to pomaga

Answer 3

Kiedy chip pobiera zasilanie wszystkich jego rejestry zawierają wartości losowe. Nie można mieć wartości początkowej. To zawsze będzie losowe.

Dlatego właśnie mamy sygnały resetowania, aby zresetować rejestry do znanej wartości. Reset jest kontrolowany przez coś niecałego, a my piszemy nasz kod, aby go użyć.

always @(posedge clk) begin 
    if (reset == 1) begin // For an active high reset 
     data_reg = 8'b10101011; 
    end else begin 
     data_reg = next_data_reg; 
    end 
end 

Answer 4

Należy użyć co dokumentacja FPGA zaleca. Nie ma przenośnego sposobu inicjowania wartości rejestrów innych niż za pomocą resetowania sieci. To wiąże się z kosztem sprzętu związanego z większością celów syntezy.

Answer 5

Pozostałe odpowiedzi są dobre. W przypadku układów FPGA firmy Xilinx najlepiej jest używać , a nie, aby korzystać z jawnych linii zerujących i używać bloków initial do resetowania warunków. Oto biały papier Ken Chapman (Xilinx FPGA guru)

http://japan.xilinx.com/support/documentation/white_papers/wp272.pdf