Co to są `+:` i `-:`?

Question

Niedawno widziałem tego operatora w kodzie verilog/systemverilog.

logic [15:0] down_vect; 
logic [0:15] up_vect; 

down_vect[lsb_base_expr +: width_expr] 
up_vect [msb_base_expr +: width_expr] 
down_vect[msb_base_expr -: width_expr] 
up_vect [lsb_base_expr -: width_expr] 

Rzadko kiedy to widziałem, więc chciałbym zapytać Co to jest, kiedy i jak tego używasz?

Answer 1

Ta szczególna składnia nazywana jest częścią indeksowaną wybierz. Jest to bardzo przydatne, gdy trzeba wybrać stałą liczbę bitów ze zmiennego przesunięcia w rejestrze wielobitowym.

Oto przykład składni:

reg [31:0] dword; 
reg [7:0] byte0; 
reg [7:0] byte1; 
reg [7:0] byte2; 
reg [7:0] byte3; 

assign byte0 = dword[0 +: 8]; // Same as dword[7:0] 
assign byte1 = dword[8 +: 8]; // Same as dword[15:8] 
assign byte2 = dword[16 +: 8]; // Same as dword[23:16] 
assign byte3 = dword[24 +: 8]; // Same as dword[31:24] 

Największą zaletą tej składni jest to, że można użyć zmiennej dla indeksu. Normalna część wybiera w Verilog wymagają stałych. Tak więc próba powyższego z czymś takim jak dword[i+7:i] jest niedozwolona.

Jeśli chcesz wybrać konkretny bajt za pomocą zmiennej select, możesz użyć indeksowanej części select.

Przykład wykorzystania zmiennej:

reg [31:0] dword; 
reg [7:0] byte; 
reg [1:0] i; 

// This is illegal due to the variable i, even though the width is always 8 bits 
assign byte = dword[(i*8)+7 : i*8]; // ** Not allowed! 

// Use the indexed part select 
assign byte = dword[i*8 +: 8]; 

Answer 2

Celem tego operatora jest, gdy trzeba przejść kawałek autobusu, zarówno pozycja MSB i LSB pozycje są zmienne, ale szerokość wycinka jest stałą wartość, jak w poniższym przykładzie:

bit[7:0] bus_in = 8'hAA; 
int lsb = 3; 
int msb = lsb+3; // Setting msb=6, for out bus of 4 bits 

bit[3:0] bus_out_bad = bus_in[msb:lsb]; // ILLEGAL - both boundaries are variables 
bit[3:0] bus_out_ok = bus_in[lsb+:3]; // Good - only one variable