Weryfikacja systemów "logicznych" na arenie projektowania układów scalonych nazywana jest "weryfikacją projektu", czyli procesem zapewniającym, że system zaprojektowany przez sprzęt (RTL) implementuje pożądaną funkcjonalność.
Ladder logika może być przekształcona do jednej z nowoczesnych HDL, takich jak Verilog .. przekształcić każdą drabinę
|---|R15|---+---|/R16|---------(R18)--------|
| |
|---|R12|---+
do wyrażenia jak
always @(*) R18 = !R16 && (R15 | R12);
lub można użyć przywiąż oświadczenie
assign R18 = R16 && (R15 | R12);
przekaźnik blokujący
assign R18 = (set condition) || R18 && !(break condition);
Następnie użyj darmowego symulatora Verilog, takiego jak Icarus, aby stworzyć testbench i przetestować system. Upewnij się, że jesteś testcases dać dobry zasięg kodu swojej logiki! A jeśli twoje oprogramowanie do edycji drabin zapewnia dobre funkcje nazewnictwa, użyj ich zamiast Rnn.
. (Uwaga: w Ladder Logic do konwencji PLC, RNN jest dla przekaźników wewnętrznych, natomiast Xnn jest wejście i Ynn jest wyjście, jak można szybko uzyskać z jednego z samouczków online
Verilog będzie być łatwiejszy język rozwijać swoje testy i testbenches w!
może to być pomocne do programu w pewnych opóźnień jednostkowych.
Niestety, nigdy nie spojrzał na logikę drabiny do/z verilog tłumaczy .. ale drabinie Logika w moich czasach była tylko wkładana do komputera do programowania PLC - większość systemy przekaźników, których używałem, to PRAWDZIWE Przekaźniki, podłączone do szafek !!
Powodzenia. JBD
Istnieje kilka drabiny redaktorów logicznych (z simultors) dostępne za darmo .. tutaj jest jeden, który działa na Windows podobno:
http://cq.cx/ladder.pl
Bardzo ładne! Wkrótce mam zamiar przyjrzeć się temu symulatorowi. –