Jak "wyciąć" std_logic_vector w VHDL?

Question

Zajmuję się małą rzeczą w VHDL i jestem całkiem nowy. Mam problem z ustaleniem, jak podzielić większy element std_logic_vector na mniejszy.

Na przykład mam 3 sygnały:

signal allparts: std_logic_vector(15 downto 0); 
signal firstpart: std_logic_vector(7 downto 0); 
signal secondpart: std_logic_vector(7 downto 0); 

Zasadniczo czego chcę jest przypisanie bity przez 8 do 15 secondpart i bity przez 0 do 7 firstpart. Jak dokładnie bym „plaster” wektorem tak bez przypisywania poszczególnych bitów

Answer 1

można bezpośrednio przypisać je:

firstpart <= allparts(15 downto 8); 
secondpart <= allparts(7 downto 0); 

... czy firstpart i secondpart są po prostu alternatywne sposoby odnoszą się do części Sygnał allparts, możesz użyć aliasu:

alias firstpart is allparts(15 downto 8); 
alias secondpart is allparts(7 downto 0);