Błąd podczas dodawania std_logic_vectors

Question

Chcę mieć prosty moduł, który dodaje dwa std_logic_vectors. Jednak, używając poniższego kodu , operator + nie syntezuje.

library IEEE; 
use IEEE.std_logic_1164.all; 
use IEEE.std_logic_arith.all; 

entity add_module is 
     port(
    pr_in1 : in std_logic_vector(31 downto 0); 
    pr_in2 : in std_logic_vector(31 downto 0); 
    pr_out : out std_logic_vector(31 downto 0) 
     ); 
end add_module; 

architecture Behavior of add_module is 

begin 

    pr_out <= pr_in1 + pr_in2; 

end architecture Behavior; 

Komunikat o błędzie otrzymuję od XST

linii 17. + nie może mieć takich argumentów w tym kontekście.

Czy tęsknię za biblioteką? Jeśli to możliwe, nie chcę przekształcać danych wejściowych w liczby naturalne.

Dziękujemy

Answer 1

Jak chcesz kompilator wiedzieć, czy std_logic_vectors są podpisane lub niepodpisane? Implementacja dodatku nie jest taka sama w tych dwóch przypadkach, więc musisz wyraźnie powiedzieć kompilatorowi, co chcesz zrobić ;-)

Uwaga: Podświetlanie składni języka VHDL w StackOverflow jest brzydkie. Skopiuj/wklej ten kod do preferowanego edytora VHDL, aby łatwiej go odczytać.

library IEEE; 
use IEEE.std_logic_1164.all; 
-- use IEEE.std_logic_arith.all; -- don't use this 
use IEEE.numeric_std.all; -- use that, it's a better coding guideline 

-- Also, never ever use IEEE.std_unsigned.all or IEEE.std_signed.all, these 
-- are the worst libraries ever. They automatically cast all your vectors 
-- to signed or unsigned. Talk about maintainability and strong typed language... 

entity add_module is 
    port(
    pr_in1 : in std_logic_vector(31 downto 0); 
    pr_in2 : in std_logic_vector(31 downto 0); 
    pr_out : out std_logic_vector(31 downto 0) 
); 
end add_module; 

architecture Behavior of add_module is 
begin 

    -- Here, you first need to cast your input vectors to signed or unsigned 
    -- (according to your needs). Then, you will be allowed to add them. 
    -- The result will be a signed or unsigned vector, so you won't be able 
    -- to assign it directly to your output vector. You first need to cast 
    -- the result to std_logic_vector. 

    -- This is the safest and best way to do a computation in VHDL. 

    pr_out <= std_logic_vector(unsigned(pr_in1) + unsigned(pr_in2)); 

end architecture Behavior; 

Answer 2

Dobra rada @Aurelien do użycia numeric_std.

Należy pamiętać, że dodanie dwóch 32-bitowych wartości może dać 33-bitową wartość i zdecydować, w jaki sposób obsługiwać przepełnienie.

Answer 3

Nie używać std_logic_arith - Mam written about this (w pewnym zakresie :).

Wykonaj użyj numeric_std - i używaj odpowiedniego typu na swoich portach jednostek. Jeśli wykonujesz operacje arytmetyczne, użyj typów liczbowych (odpowiednio liczb całkowitych lub (nie) wektorów podpisanych). Będą doskonale syntetyzować.

std_logic_vector s są dobre dla

• jeśli nie dbają o wartościach liczbowych (zestaw bitów kontrolnych, kilka losowych bitów danych)
• kiedy nie wiesz o typie input (na przykład sumator, który może operować na podpisanych i niepodpisanych numerach na podstawie flagi kontrolnej).

Answer 4

Łatwy sposób na rozwiązanie tego błędu jest:
Dodaj bibliotekę z odpisać,
Po że kod rozpoczyna pracę.

Zastosowanie

ieee.std_logic_unsigned.all; 
pr_out <= pr_in1 + pr_in2;